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两种基于FPGA的软件滤波方法
2022-10-21 04:20
本文摘要:随着数字电子技术的发展,数字电路已由早期的分立元件渐渐发展成集成电路,对电路设计的拒绝更加低。特别是在是可编程逻辑器件的经常出现,使得以硬件为载体、以计算机软件为研发环境的现代数字系统的设计方法日益成熟期。 可编程逻辑器件设计灵活性、功能强大、可在线改动、效率高等优点颇受广大电子设计人员注目。

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随着数字电子技术的发展,数字电路已由早期的分立元件渐渐发展成集成电路,对电路设计的拒绝更加低。特别是在是可编程逻辑器件的经常出现,使得以硬件为载体、以计算机软件为研发环境的现代数字系统的设计方法日益成熟期。

可编程逻辑器件设计灵活性、功能强大、可在线改动、效率高等优点颇受广大电子设计人员注目。目前,大多数现场可编程逻辑阵列(FPGA)芯片是电压脆弱型芯片,基于可重构CMOS-SRAM单元结构,数据具备不易失性,工作在低电压状态,易受阻碍,特别是在在工控、军用场合,外界电磁环境恶劣,电路耦合、空间电磁辐射的杂波脉冲皆不会对FPGA工作的稳定性产生影响。  阻碍脉冲和毛刺信号是影响FPGA平稳工作的主要因素,为了确保输出信号每变化一次,电路只作出一次准确的号召,必需对输出信号展开滤波处置。要构建信号滤波可以使用硬件滤波和软件滤波两种方法。

与硬件滤波比起,软件滤波不必须硬件电路的反对,从而可以增加元器件的用于,降低成本,更加最重要的是软件滤波更加更容易改动,所以经常使用软件滤波的方法来构建电路中的信号滤波问题。通过VHDL语言编程构建信号滤波功能,讲解了延时滤波法和裁决滤波法,并通过实验证明了上述两种滤波方法的可靠性。  1延时滤波  延时滤波法的滤波原理是对输出信号的脉冲宽度展开辨别,对那些与现实信号的宽度差距相当大的干扰信号展开有效地的诱导。明确的构建流程为在检测到输出信号的状态发生变化后,延时一段时间T,脉冲宽度大于延时时间T的输出信号被指出是干扰信号,将其杂讯;脉冲宽度小于延时时间T的输出信号则被指出是现实信号,将其输入。

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针对有所不同脉冲宽度的干扰信号,可以通过设置有所不同的参数来构建适当的信号延时,从而超过有效地滤波的目的。  1.1延时时间T的确认  延时时间T各不相同干扰信号的脉冲宽度T。延时时间T太短(T<T),滤波不原始,脉冲宽度小于T的干扰信号依然不会导致电路的误动作;延时时间T太长(T>>T),不会导致资源的浪费,减少电路的工作效率。

  这里以某型号的扭子电源输出信号为例来讲解如何确认延时时间T。由于扭子电源的机械触点不存在弹性起到,当张开电源时,都不可避免地要在触点开口及插入的瞬间产生一连串的晃动。为了需要更加精确地量度张开电源时产生的阻碍脉冲宽度T,可以用示波器对电源信号展开多次测量,经测量找到这种扭子电源信号的晃动时间会多达1.5ms。

图1为没经过滤波处置的电源信号波形。  图1中,横坐标回应时间,每格代表50s,纵坐标回应电压,每格回应1V。从图中可以显著显现出,在电源信号超过稳定状态之前,有一连串的晃动,晃动时间将近1.5ms。

这里根据实际情况,确认延时时间T=2ms。  1.2延时滤波程序设计  延时滤波程序使用一个计数器来构建,计数器的模值N各不相同延时时间T和取样时钟CLK的周期TCLK。若计数器的初始值为0时,则N=T/TCLK-1。图2为撰写延时滤波程序的流程图。

  图1未经过滤波处置的电源信号  图2延后滤波程序流程图  当检测到电源信号的状态发生变化时(这里以由0变到1为事例),计数器开始计时,当计数器的计数值计到N时,如果电源信号仍维持为变化之后的状态1,则输入1,否则,指出这是一个阻碍脉冲,将其杂讯。  当取样时钟的频率为5kHz时,TCLK=0.2ms,要构建2ms的延时时间,若计数器初始值为0,那么计数器模值N=9。明确的VHDL语言程序进程如下:    1.3延时滤波程序建模  分别将电源信号din设置成理想信号和晃动信号,利用QuartusⅡ8.0软件展开建模,图3和图4分别为理想信号和晃动信号的延时滤波建模波形图。

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    图3理想电源信号延时滤波建模波形    图4晃动电源信号延时滤波建模波形  图中clk为取样时钟,glrn为废黜信号,din为电源输出信号,dout为延时滤波输入信号。从图3可以显现出,从电源信号发生变化到输入发生变化的时间延时为2ms,从图4中可以显现出,此延时滤波程序有效地避免了扭子电源的晃动阻碍,检验了其理论可行性。

  1.4延时滤波程序实际检验  为了检验此延时滤波程序的实际滤波效果,将其iTunes到Xilinx公司的Spartan3系列FPGA芯片XC3S400中,用示波器多次测量经过滤波后的电源信号,获得图5右图的输入信号波形。图5中,横坐标回应时间,每格代表10s,纵坐标回应电压,每格回应1V。

从图5可以显现出,经过滤波后的电源信号仍然有晃动现象,此延时滤波程序的实际可靠性获得检验。    图5延时滤波后的输入信号波形  1.5延时滤波程序资源占用率  在电子电路的设计中,FPGA的资源占用率是我们应当考虑到的一个最重要问题。如果FPGA的资源占用率过于大,不会减轻FPGA的开销,影响整个电路的运营速度。

表格1为延时滤波程序在XC3S400芯片中的资源闲置情况。  表格1延时滤波程序的资源闲置情况  1.6延时滤波的特点  延时滤波较为合适对脉冲宽度未知的干扰信号展开滤波,这样可以更加精确地确认延时时间,既会因为延时时间太短而造成滤波不理想,又会因为延时时间过长而造成资源浪费。

而且,延时程序不仅可以有效地避免电源类信号的晃动,还可以滤去阻碍、噪音等其他尖峰波,抗干扰强劲,可靠性低。  如果电路中不存在多路输出信号时,当检测到给定一路输出信号状态发生变化时即继续执行延时程序,在继续执行延时程序的过程中将检测将近其他输出状态的变化,所以需要辨识的动作间隔不有可能大于延时时间T,尤其是当多路输出信号的状态集中于在短时间内变化时,电路的性能不会相当严重上升。并且,由于频密继续执行延时程序,不会影响系统的效率和实时性。


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